Abstract
在今日高度競爭的市場中，由於現場可程式邏輯閘陣(Field Programmable Gate Array, FPGA) 的低非再生工程成本(nonrecurring cost)及製造時間之特性，使得它在特殊應用的整合型電路中( Application Specific Integrated Circuit, ASIC)，儼然地已成為最受 歡迎的技術之一。除此之外，藉由整合現場可程式邏輯閘陣與現場可程式 連接晶片(Field Programmable Interconnect Chip, FPIC)所發展出來的 可重新規劃系統，在設計驗證、快速雛形的發展以及需求大量計算的應用 上， 更是成為新的趨勢導向。近來由於設計複雜度的與日俱增，對於大 型電路的設計而言，使用硬體描述語言(Hardware Description Language, HDL) 來取代邏輯階層以作為設計輸入，已經變得越來越受歡 迎。然而，在這由上而下以硬體描述語言為基礎的設計過程中，它更是由 許多不同階段的設計任務所組成。在此，為了要達到高品質的設計電路之 要求，如何能有效地整合與協調位於不同階段的設計任務，確實為當務之 急。因此，在我們的論文中所關注的焦點，乃在於針對多顆現場可程式邏 輯閘陣及其應用上提出一個整合硬體描述語言與分割技術的方法學。 在論文中，我們分別就不同的硬體描述語言合成方法,應用在多顆現場可 程式邏輯閘陣的分割技巧上，作了深入淺出的探討。其中指出了在具有結 構化特性(structural properties) 的設計當中，硬體描述語言之合成與 多顆現場可程式邏輯閘陣分割技術之關係，進而提出一個多顆現場可程式 邏輯閘陣設計方法學，它包含三個硬體描述語言的合成方法：module- based、fine-grained和datapath-oriented；以及三個對應的分割方法， 分別是：RFM min-cut、set-covering 和 functional partitioning。另 外，我們也針對邏輯模擬系統之應用提出兩個方法，用來縮短整個設計處 理時間以及提供設計者一個快速的線上除錯環境。最後，將所提出的方法 全部整合在我們所發展的ISyn系統當中。在實驗方面，我們採用了一些在 高階合成中常用的例子，以及工業界所贊助的設計。從實驗的結果中顯示 ，我們所提出的方法學的確是非常的有效率而且有用。