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現場可程式陣列的邏輯設計之探討
Dissertation

現場可程式陣列的邏輯設計之探討

陳照森
Doctor of Philosophy (PHD), 國立清華大學, 資訊工程學系
1997

Abstract

現場可程式陣列 映成 分割 低功率化 FPGA Technology Mapping Partition Low Power Design
本論文討論關於現場可程式陣列的相關問題,主要分為三個部份。在第一 個部份中,我們提出一個以速率為導向,並且考慮在規劃設計中的排列方 式的映成技術。此技術可以同時考慮邏輯設計中的映成與規劃設計中的排 列。使用一個二分對應的演算法來解決這個問題,可以使我們的結果在最 後現場可程式陣列的速率達到很好的改進。另外,我們也提出了一個比以 往準確的速率模型,藉著使用這個模型,我們可以在邏輯階段更準確的來 預測最後的速率。第二個主題我們探討一個運用在模擬機上的一個特定對 象的分割問題。在以多個現場可程式陣列組成的模擬機,多端點的連接線 會造成最後整體模擬機的繞線失敗。為了避免這樣的問題,我們設計了一 個考慮減少多端點連接線的分割技術,以避免整體模擬機的繞線失敗。經 過實驗的結果顯示,傳統的分割技術使用於模擬機上時,約有一半的例子 會在繞線的過程中失敗,但是使用我們的分割技術,在所有的例子中,在 整體模擬機繞線的問題上得到完全的成功。第三個研究方向是利用後製的 技術來降低現場可程式陣列的消耗功率。消耗功率是在這個講究電子產品 輕薄短小的時代中另一個很重要的課題,但是要在映成階段來考慮低功率 是很困難的。所以我們提出了一個可以在邏輯設計和規劃設計完成以後使 用的降低消耗功率的演算法。這個演算法被證明為可以有效的減少現場可 程式陣列的消耗功率,但同時並不會增加原始設計的體積或其它相關的屬 性。

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