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A Concurrent Error Detection and Correction Systolic Array Multiplier through Time Redundancy
Thesis

A Concurrent Error Detection and Correction Systolic Array Multiplier through Time Redundancy

Yu, Yung-Chieh
Masters, 國立清華大學, 電機工程學系
1994

Abstract

心脈式陣列;容錯;餘時;三模組多餘;自我對偶 systolic array fault tolerance time redundancy triple modular redundancy self-dual
將移位運算元重算、及交替邏輯兩個餘時技巧,分別運用在兩個停滯時間 ,則處理單元使用率只有33.3%的心脈式陣列帶矩陣乘法器,可以被設計 成具有即時錯誤偵測與更正的能力。因此,一個從正常時間得到的計算結 果,連同兩個來自停滯時間的結果,共三個,透過餘時觀念即可形成一個 三模組多餘系統,以偵測是否有錯誤發生。針對暫態性錯誤,如果三個計 算結果中有一個是不正確的,則經過多數投票器即可偵測出此錯誤。然而 ,假如暫態性錯誤是發生在正常的運算時間,則整個矩陣乘法過程為了做 錯誤更正將延遲兩個時間;若暫態性錯誤發生在停滯時間,則此錯誤可被 偵測出並被忽略,且不影響乘法過程。針對永久性錯誤,在我們提出的設 計裡,這種錯誤可以被偵測到,且錯誤的處理單元也可被定位出。假如陣 列的處理單元使用率可以被重新設計成33.3%,所提出的即時錯誤偵測與 更正方法不僅可以運用到心脈式陣列帶矩陣乘法器上,也可以運用到其他 不同的心脈式陣列運算。為了加速整個帶矩陣乘法的過程,在每個處理單 元裡的乘法累-加器係採用一種無最後加法器的設計,而這乘法-累加器也 被設計成具有自我對偶的性質以適用於交替邏輯的方法中。為了證明所提 方法的正確性,利用現有的軟體,我們成功地模擬此架構。另外,製成的 晶片也被成功地測試,證明所提之方法的確可行,而晶片所測得的最大時 脈約52MHz。

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