Abstract
在這篇論文中，我們利用電子化系統層級 (ESL) 的方法以及模擬，在架構層級提出了一個基於矽穿孔 (Through Silicon Via, TSV) 三維堆疊技術的處理器及記憶體堆疊架構。我們的架構移除了傳統的快取記憶體，因此不僅可以減少成本並且可以減少能量消耗，非常適合重視功率消耗的嵌入式系統以及手持式裝置。我們利用了矽穿孔技術所提供的大量輸出入頻寬，加上因為三維堆疊技術而改善的處理器跟記憶體之間的速度差距, 讓我們可以藉由重新設計三維堆疊動態存取記憶體(DRAM)的內部架構以及介面協定，來達到簡化記憶體控制器以及減少更多能源及成本消耗的目的。 我們使用現有商用之DRAM來建構出我們的時間以及功率的模型以利我們做架構驗證。功率部分我們利用DDR2來當作參考模型，時間的部分我們則利用Fast-Cycle RAM (FCRAM) 來當作我們的參考模型。至於模擬整體系統的行為我們則利用ESL方法所建構的虛擬平台，另外加上cycle-accurate的處理器模型來進行我們的架構分析以及驗證。從實驗結果可以發現，我們所提出來的架構對比於原來的2D設計，系統效能可以提升23.5%，但是能源的消耗量卻只有原來的20%。