Abstract
內建自我測試是一種可測試性的設計方法, 它能夠解決複雜的超大型積體 電路所引發的測試問題. 內建自我測試技術在原始的邏輯電路之外, 在加 上一個測試樣本產生器, 一個輸出響應分析器, 以及一個控制電路.它的 優點是能以很快的速度對測試電路做測試.在本篇論文中, 我們利用邊界 掃描暫存器來產生測試樣本以及分析電路的輸出響應; 此外, 我們還利 用 TAP 控制器來控制整個自我測試的流程. 為了驗證我們所設計的電 路, 我們利用 Verilog 硬體描述語言來描述我們所設計的電路並驗證 之. 由 Verilog 的模擬結果可知, 只要適當地組合我們所提出的邊界掃 描暫存器, 我們就可以得到我們想要的測試樣本序列. 此外, 為了分析 我們所提出的邊界掃描暫存器的性能, 我們將它實現為積體電路佈局, 並 先利用模擬軟體 Irsim 驗證其功能. 由積體電路佈局得知, 邊界掃描暫 存器需花費約 21.3% 的矽面積來執行產生測試樣本及分析電路輸出響應 的工作. 而由 Hspice 的分析結果得知, 我們所提出的邊界掃描暫存器與 邊界掃描標準中的範例在速度上只有些許的差異. 最後, 我們將所提出的 邊界掃描暨內建自我測試電路之架構應用到一個八位元的加法器上, 以驗 證我們所提出的電路架構之正確性. 我們利用柏克萊大學的MAGIC軟體將 測試電路畫成積體電路佈局, 並利用 Irsim 來做電路模擬. 而每階段的 簽名 (signature) 也利用一個 C 語言的程式來做預測, 以驗證模擬結 果之正確性 . 最後, 我們還利用 picasso 來做錯誤模擬 (fault simulation); 由錯誤模擬的結果得知, 我們只需用32個測試樣本就可以 達到 96% 的錯誤涵蓋率 (另外 4%的錯誤是不可測的錯誤). Built-in self-test (BIST) is a design method which attempts to deal with the inherent complex -ity of testing the VLSI circuits. It requires hardware overhead to incorporate a test pattern generator, an output response analyzer, and a BIST controller into the original system logic. The advantage of BIST design over traditional VLSI design for testability techniques include high speed and low pin overhead. In this thesis, we use the boundary scan regis -ter, which is a mandatory test data register required in IEEE Std. 1149.1, to perform the fun -ction of on-chip test pattern generator and output response analyzer. In addition, we use the TAP (test access port) controller which is also defined in IEEE Std. 1149.1 to control the BIST process. Detailed design of the boundary scan circuitry which has the self-test ability is presented. To verify the feasibility of our design, Verilog simulation and mask layout of the entire circuit has been completed. According to the simulation result, any desired test se -quence can be obtained by constructing the boun -dary scan register cells properly.