Abstract
這篇論文提出了一個有效的時脈數精準的交易層級匯流排模型及模擬方法。利用有限狀態機為基礎的匯流排傳輸與仲裁元件複合模型，搭配所提出的動態模擬演算法來加速系統晶片開發流程，此套方法適用於多重處理器系統晶片的匯流排效率評估及競爭分析。實驗結果呈現本論文所提出的方法較傳統時脈精準的匯流排模型有二十三倍的速度提高，並保持正確的時脈資訊。
- Title
- Fast and Accurate Contention Analysis Using an FSM - based TLM Bus Modeling Approach
- Translated title
- Fast and Accurate Contention Analysis Using an FSM - based TLM Bus Modeling Approach
- Creators
- Li, Mao-Lin
- Contributors
- Tsay, Ren-Song (Advisor)
- Awarding Institution
- 國立清華大學, 資訊工程學系; Masters
- Theses and Dissertations
- Masters, 國立清華大學, 資訊工程學系
- Language
- English
- Resource Type
- Thesis
- Date published
- 2011