Abstract
當代的串列資料通訊系統，操作在10 Gb/s至40 Gb/s之間。能操作在如此高速率的通訊晶片，通常是使用三五族製程，但是相較於標準CMOS科技，三五族製程的成本太高。此論文基於CMOS科技，著重在設計光纖通訊系統發送端最關鍵的兩種電路，多工器及時脈產生電路，此兩項電路同時也可應用於高速串列器╱解串器(SERDES)系統。此論文完成兩項選擇器、一項多工器及一項結合振盪器與高速除頻器的電路設計。 首先是兩項使用單純電流式邏輯架構，基於台積電0.18微米CMOS製程設計的高速選擇器。為了電路功能驗證的複雜度，重取樣電路如閂鎖及D型正反器沒有包含在晶片中。在第二個選擇器電路設計中，我們提出了創新的電路架構，稱為平行電流再利用技術。這些晶片中也使用了自製電感，雖然Q值稍小於台積電提供的標準電感，但同樣感值之下，自製電感的面積小非常多。量測結果顯示此兩項電路，分別可操作在40及52 Gb/s。接著是基於90奈米科技設計的多工器，同樣使用我們提出的PCR架構與電感以達到更高的操作頻率。此處我們使用自製三維電感，可省下更多的晶片面積。量測結果顯示此電路可運作達到50 Gb/s的速率。 最後是一項，將時脈合成器中消耗功率最高的電路，即振盪器與第一級高速除頻器，利用電流重複再利用的技巧，結合在單一電路中之設計。此電路可自體產生17.5 GHz與除數為四之四相位4.375 GHz訊號，其消耗功率低於10毫瓦。