Abstract
目前快閃記憶體元件之原理乃是利用電子儲存於懸浮閘極中，藉由起始電壓的偏移來判別記憶與否。傳統懸浮閘極記憶元件是利用導電的複晶矽作為懸浮閘極的材料，當複晶矽形成之懸浮閘極若產生局部漏電將導致全面性的漏電問題。有鑑於此，利用已被廣泛研究的奈米晶結構來取代傳統的懸浮閘極，其中奈米晶粒彼此間擁有良好的絕緣等特性，故在漏電問題上，克服了傳統懸浮閘極全面漏電的危險。 在實驗的部份，利用熱成長、磁控濺鍍與原子層化學氣相沉積法(ALCVD)成長穿隧氧化層-PtOx-閘極氧化層結構，再加以熱處理使PtOx以自組裝的方式還原成Pt奈米晶陣列，並製作成MOS結構，而對此MOS結構作有關C-V、I-V與retention的量測分析，得以確認奈米晶捕獲電荷的能力。 本論文當中將探討閘極介電層材料結構的影響。此MOS電容可視為控制層電容Cco與穿隧層電容Cto串聯，由於奈米晶之充放電取決於穿隧層所受電壓，而此電壓Vto與施加於閘極的電壓Vg的關係為Vto=Vg．Cco/(Cco+Cto)，因此在同樣的介電層厚度下，採用較高介電係數的控制層材料，對特定的Vto，所需的Vg較低，故有利於操作電壓的降低，同時也將比較不同閘極材料下，對於漏電流的影響，及對於侷限電子的持久性(retention)的比較。