Abstract
隨著製程的進步，單位元件尺寸而此不斷的縮小。然而global interconnection沒有隨著製程的進步而跟著縮小而成為performance的瓶頸。Through-Silicon-Via(TSV)由於有低電阻、高電容、高電流傳導能力和好的溫度傳導能力因此成為3D製程整合中最有希望的一個。在傳統的2D設計流程中power network建立的目的是在傳送電流和減少IR drop。然而2D的設計方法由於在3D會有不同的考量因此不能直接應用在3D上。在3D IC中由於層數變多Power密度的上升因此溫度成為了一個重要的議題。此篇paper將在3D IC上利用TSV發展一個Power Distributed Network(STPN)目的在傳送電流減少IR drop、溫度、power noise。然而也會幫助減緩I/O power pin的個數限制。此篇paper將整合3D B*-tree floorplan、電阻power network mesh、溫度power network mesh，並以Simulated Annealing(SA)為演算法來探索floorplan和power network。並且STND會在所選擇的MCNC的benchmark模擬並且結果顯示出3D floorplan、IR drop、power noise、溫度的結果。