Abstract
我們提出了一個新的瑞沙曼碼的編碼解碼器的架構和線路設計。這一個設 計針對 (255,239)碼具有完整的編碼解碼的功能。在使用單一的系統與資 料的時脈下執行它的功能，所處理過的碼字會經過固定的遲延時間輸出， 並且並不需要額外的緩衝線路。這個編碼解碼器也同時具有消抹錯誤和隨 機錯誤的除錯功能。我們提出了一個新的架構可以有效且用較少的線路和 管線級數，以及簡單的控制來實現擴展歐幾里得演算法。在設計的過程中 ，我們採用了區塊投影的設計技巧而得到了一個新的架構以至於可以用較 少的線路及簡單的資料流向控制來達成每秒一個符號的輸出率，同時我們 簡化了每一個遞迴所用的流程因而達到簡單的控制。我們採用過去研究結 果用來求錯誤位置多項式和錯誤估計多項式的修改歐幾里得演算法，我們 再加以修改使得我們的設計用了較少的硬體且達成較高的表現。更重要的 ，由於我們發現可以運用同一個線路來實現兩種功能，因此我們可以減少 一級管線級並且減少了上千個邏輯閘。我們使用電腦與通訊研究所的 0.8um SPDM 標準元件庫佈局了一個針對 (255,247)碼之編碼解碼器的超 大型積體電路設計，並且由台灣積體電路公司製造中。在某些元件庫的限 制和使用元件庫實現的缺點下，這一顆晶片在 61 平方公釐的面積內含 有 47737個邏輯閘並且可以達到33 MHz的時脈速率，以元件來設計的晶片 而言是相當快的速度。事實上經過事後些微的控制線路的修改可以達到 50MHz。我們認為在同樣的製程下若自己來設計佈局圖而不用元件庫的元 件來組成，面積可以減為現在的一半同時速度可以提高為兩倍。