Abstract
超大型積體電路(Very large Scale Integrated circuits,VISI) 的製造或許是現今最複雜的製造程序之一，同時也面臨也國內、外激烈的競爭，因此除了電路設計者所面臨的技術挑戰之外，生產計劃與管制人員亦面臨了複雜性高的難題，所以本文在探討於不同的製造環境下如何選擇適當的排程方法、平均批數的決定、影響VISI廠績效之要因分析及適當的改善方向等。本文內容主要可以分成四部份，第一部份在探討生產改善方面的問題，在生產目標及生產計劃訂定下找出各種可能影響VISI廠績效的原因加以探討並尋求適當的改善方案，達到低在制品存貨、短製造週期時間、高產出率及高產出等要求。第二部分探討在單產品生產里排程的問題，將各種可能影響排程績效之因子透過實驗設計的方法納入假設的簡單模式之模擬實驗中，試圖找出這些因子對各種排程法之間優劣比較的影響及對特定排程法的影響，在不同的制造環境下對五種排程法作比較分析，以期能選擇一較佳之排法則。第三部份就以一實際的複雜模式為例，在不同的機器狀況下經由模擬的結果來驗證在簡單模式所得出之結論，由模擬實驗的結果可知模式複雜程度的不同對於某些排程法之排程績效亦有影響。第四部份討論在多產品批量生產里平均批數決定的問題，文中利用使各工作站利用率平衡的觀念來決定出多批生產時之平均批數。希望本文所作的VISI廠問題要因分析及有關排程方面的結論與建議提高VISI廠績及競爭力有所助益。