Abstract
摘要 奈米晶記憶體之構想是在1996年IBM公司研究團隊所提出,最早是採用在SiO2介電層中插入奈米尺度的矽晶顆粒陣列,後來考慮到奈米晶粒所形成的量子井矽基版之能階差問題,建議改為Ge或金屬奈米粒子,另外有關介電層材料,也有人提議採用high-k氧化物來取代SiO2。有關在SiO2中製作半導體(Si,Ge)或金屬(Au,Pt,W等)奈米晶粒夾層技術,大多採用化學氣相沉積、離子植入、電子束沉積或共鍍等方法。這些製程技術雖然各見優點,但有一共同缺點就是製作出來的奈米粒子的粒徑較大,分佈也較不均勻。 在實驗室的研究之下,發現以磁控濺鍍白金,若在Ar電漿中加入氧氣,會鍍出PtOx薄膜,此PtOx薄膜並不穩定,會在中溫(300~500℃)熱處理下還原分解回純白金,而利用PtOx之化學不穩定性,以RF濺鍍在MOS結構的閘極介電層中插鍍一層超微PtOx,再以熱處理還原成粒徑在2~3nm之白金奈米粒子陣列,此PtOx超微薄膜是以自組裝方式分解成白金奈米晶陣列,粒子大小與分佈相當均勻。 除了奈米晶粒之大小與分佈外,控制層與穿隧層的材料與結構,亦會對奈米晶記憶體的功能,包括記憶持久性及存取速度,操作電壓等會有很大的影響,在我的論文當中將探討閘極介電層材料結構的影響。奈米晶記憶體的結構為電極/控制層/奈米晶/穿隧層/基版通道,此MOS電容可視為控制層電容Cco與穿隧層電容Cto串聯,由於奈米晶之充放電取決於穿隧層所受電壓,而此電壓Vto與施加於閘極的電壓Vg的關係為Vto=Vg．Cco/(Cco+Cto),因此在同樣的介電層厚度下,採用較高介電係數的控制層材料,對特定的Vto,所需的Vg較低,固有利於操作電壓的降低,同時也將比較不同閘極材料下,對於漏電流的影響,及對於侷限電子的持久性(retention)的比較。