Abstract
本論文□所要研究的是VIA上的電遷移,在傳統結構多層金屬線上電遷移的 問題上,由於元件縮小後連接線變得很窄但同時VIA即需變得更小,使的VIA 內電流密度增加尤以在VIA與連接線轉角處為最大,由於以往以blank CVD 方式將金屬鎢填充VIA,剛好使的金屬鋁與鎢間界面不連續的問題同時與 VIA內轉角處的最大場相加,使的電遷移效應發生在VIA內的機率增加,由於 利用Selective-W CVD來填充VIA,控制填充程度,使其填充70%以上,使的 VIA轉角處最大電場與界面不連續分開,使連接線的MTF時間加長。另外由 於傳統結構VIA比線寬小,造成的電流擁擠效應往往是多層連接線造成電遷 移的殺手,我們為了使連接線及VIA降低電遷移的機率,就從電流擁擠效應 著手,為了降低電流擁擠效應的影響,所以在連接線與VIA的接觸點形成一 個node,使的VIA的大小不因線寬的縮小而縮小,增加製程的容易度,且可以 使電流擁擠效應減到最小,使的電遷移的機率減小。這裡我們的實驗分兩 組,即單純的鋁合金為連接線,以選擇性CVD將金屬鎢沈積在VIA內,另外一 組則以TiN為連接線的抗反射層,TiN在鋁合金上面,一樣以選擇性CVD將金 屬鎢沈積在VIA內,每組以修飾的Kelvin結構的chain 16個VIA串聯去量測, 在可靠性量測方面,我們加入2*106A/cm2的電流密度,在到真空高溫爐去量 測,量測溫度為175℃,真空高溫爐內壓力為2 mtorr, 加速電遷移的發生。 再由 SEM，接觸電阻，MTF的量測進一步了解電遷移的現象。 To mitigate the electromigration on via was investigated in this work. First, I improved the increasing current crowding effect with the device scaling on conventional multilayer interconnection via. Second, it solved the discontinuous interface of W-plug and Al and increased the via lifetime with filling 80%thickness of W film.