Abstract
隨著半導體技術的發展，可程式邏輯陣列已被廣泛地 體電路中。因此可程式邏輯陣列的測試便 題。也有許多研究投入可程式邏輯陣列i程式邏輯陣列只可程式化一□EEPROM 可以以電源來重新消除與程式化，因此在EEPLA中的每一個交叉點開關可以出現或消失。利用這個原理，Rajsuman 提出了一演算法來偵測所有在 EEPLA 中的多重錯誤。在本論文中，我們提出一個新的 EEPLA 架構，稱為 FEEPLA。這是用 flashEEPROM cell 做為可程式邏輯陣列中的交叉點開關。我們將原先外界EEPROM 所用的程式化/消除儀器納入與可程式邏輯陣列同做在超大型積體電路中。因此使用者得以自己來程式化/消除，或測試及正常地使用此可程式邏輯陣列。我們將說明各細部電路圖及其各種操作模式，並以電路的佈局圖及其模擬來驗證電路的正確性。為使測試可程式邏輯陣列的時間縮短，我們提出一個較有效率的方法來偵測在陣列中的所有多重錯誤。較以往不同的是，這個方法亦可找出單一錯誤。同時，經由時間的分析，顯示我們的方法在多重錯誤偵測上確實較以往的研究更有效率。本論文根據Rajsuman 的 EEPLA 架構及其偵測多重錯誤的演算法，提出一個新的EEPLA 架構，稱為 FEEPLA。我們將原先外界 EEPROM 所用的程式化/消除儀器納入與可程式邏輯陣列同做在超大型積體電路中。因此使用者得以自己來程式化/消除，或測試及正常地使用此可程式邏輯陣列。