Abstract
快閃記憶體屬於電氣抹除型非揮發性可程式記憶體， 由於它具有高密度 、低功率消耗、非揮發性且適合攜帶型電子系統之運用， 所以在記憶體 市場中逐漸嶄露頭角。 其中多值邏輯快閃記憶體在極高密度的記憶體設 計中扮演非常重要的角色， 因為多值邏輯技術將相同製造成本的二元邏 輯快閃記憶體的密度加倍， 使平均每位元售價降低，而且隨著密度增加 ，多值邏輯技術的邊際效用越明顯。 因為損毀的記憶單元出現的機率， 隨著晶片面積增加而增加， 在相同密度下(例 如4Mb)多值邏輯一般而言 比二元邏輯快閃記憶體的良率高，就是因為晶片面積比較小的緣故。 但 隨著密度不斷地提高， 傳統的「固定電壓並逐漸增加脈波時間法」因介 電層可靠性特性， 使得損毀的記憶單元出現的機率有無法忍受的餘慮， 導致產品量產良率降低。為了解決這個問題， 一種所謂「定電流編碼技 術」因應而生， 主要是利用「降低瞬間施壓」的概念來減緩介電層可靠 性之退化， 用以提昇適當的良率。 這論文著重前述 「降低瞬間施壓」技術的研究， 並不打算更改介電層材料與特性， 以增 加記憶體平均壽命， 再配合這篇論文所提出的設計演算法， 在增加編碼 速度下， 將編碼後的臨介電壓變異量降低。 這篇論文提出兩種新的編 碼電壓模式， 分別運用適當的字元與位元電壓波形組合， 達到這個目標 。 為了 能很快地瞭解波形的效果， 這篇論文提出新的「記憶體陣列模 擬器」， 嘗試將隨機性的錯誤發生情形表現出來， 其中基本元件模型的 粹取， 利用這篇論文提出新的「最佳化粹取演算法」， 使隨機因素對模 型參數影響降到最低。 新的編碼電壓模式中的第一種名為「固定字元壓 並配合變化型位元線壓編碼電壓模式」， 這種模式使用漸增的位元電壓 以執行編碼，使最大福樂–諾漢穿透電流限制在0.1A/cm2以下， 進而降 低錯誤的發生率，並且維持710微秒的頁編碼速度。 第二種名為「多值 位準位元線壓並配合變化型字元壓寬與壓高的編碼電壓模式」， 這種模 式同時使用多值位準位元線壓與漸增的字元壓寬與壓高以執行多值邏輯編 碼， 使"01"及"10"的位元線壓小於一般二元邏輯所使用的位元線壓， 以 達到降低福樂–諾漢穿透電流， 並增加記憶體平均壽命。 由於使用「 變化型字元壓寬與壓高的編碼電壓模式」， 自然具備延緩較快記憶細胞 的編碼， 並加速較慢記憶細胞的編碼﹔換句話說， 在維持710微秒的頁 編碼速度， 多值邏輯可在這種模式下， 得以具備高可靠度的特性且又能 快速地編入多值邏輯碼。 Flash memories, one of electrically programmable nonvolatile memories, providea storage solution for applications demanding low power consumption, high density, nonvolatility and mobile computing. Multilevel flash memories have been found to be more important in very high density applications than in low density ones because multilevel flash memory halves the cost per bit which is further lowered at higher density. However, the number of failure bits resulting from defects and trapping or trap generation ofelectrons and holes in the oxide will increase as the chip size increases. Thus, to maintain the correct information, the threshold voltage should becontrolled precisely. To decrease the failure rate is a tough problem when more bits fail due to trap generation in oxide. The conventional "Constant voltage and incremental pulse width scheme" leads to low yield because of low charge-to-breakdown margin since the maximum programming current is not limited. A reliable constant current program is, as a result, a demanding technology to retain the charge-to-breakdown margin. This work focuses on reducing stress current on every bit, rather than on modifying dielecric materials or properties, to improve the reliability and diminish the varianceof threshold distribution while keeping fast operation speed. The two proposed methods using variable voltage and width pulses for word lines or bit lines to optimize stress conditions for each bit. We develop a new model extraction tool and a new array simulator to analyze the proposed two pulse schemes. First, the "Fixed Wordline and Variable Bitline Scheme: FWVB" uses increasing bitline voltage to perform programming. The maximum FN current less than 0.1A/mm is achieved to have the high program speed of 710ms per page. The charge-to-breakdown margin is increased, indicating a higher cycling endurance. Second, the "Multilevel Bitline with Variable Wordline Scheme: MBVW" aims at high reliable and high speed multilevel flash program. The multilevel level bitline voltages (4V for "11", 3.4V for "10", 2.8V for "01", and 0V for "00") further reduce the FN current and GIDL current for "01" and "10" programng while the variable word line voltage enables the constant FN current programming for faster and slower bits whichever "00", "01", "10" or "11" is to be programmed. The reliability and tight threshold distribution are retained simultaneously by using the proposed two programming schemes as compared to conventional programming schemes for ultra high density flash memories.