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以LaNiO3下電極,開發PZT鐵電記憶體低溫製程之研究
Thesis

以LaNiO3下電極,開發PZT鐵電記憶體低溫製程之研究

賴昇志
Masters, National Tsing Hua University
2000

Abstract

鋯鈦酸鉛鎳酸鑭鐵電記憶體嵌入式記憶體射頻磁控濺鍍優選方向殘留極化量矯頑電場 PZTLNOFeRAMEmbedded RAMRF sputteringprefer orientationremanent polarizationcoercive field
本實驗是以開發Embedded FeRAM為研究主題,因Embedded FeRAM的製程溫度需在500℃以下,故選用合適的底電極是非常重要的。因LNO與PZT同為鈣鈦礦( perovskite )結構,晶格常數相近,且在多篇論文中皆有提到LNO薄膜能使PZT薄膜在低溫結晶,並且能改善PZT薄膜的疲勞特性【84,87】。故本實驗採用LNO薄膜為底電極,並且以射頻磁控濺鍍法直接在高溫鍍製PZT薄膜,使PZT薄膜在鍍製的過程中有足夠的時間與動能結晶,藉此來降低PZT薄膜的製程溫度。除此之外,我們亦改變其他鍍膜參數來達到PZT低溫結晶的目的,如鍍膜氣氛、靶材中之鉛含量及工作壓力等等。由實驗中發現以純Ar鍍製PZT薄膜,可避免濺鍍原子或離子與氧形成氧化物,而降低濺鍍原子動能;濺鍍功率在40W ( 2-inch )左右時,PZT薄膜有較佳的低溫結晶性;降低靶材之鉛含量,可避免低溫濺鍍時過量之鉛形成PbO;降低工作壓力,可提高濺鍍原子之動能;降低LNO底電極膜厚可減少PZT與LNO之Lattice mismatch,增加成核位置,此皆有助於PZT薄膜於低溫結晶。綜合以上之結果,發現工作氣氛為純Ar、濺鍍功率為40W ( 2-inch )、氧化鉛過量5﹪之PZT靶材、工作壓力2mtorr、LNO底電極膜厚為900 A、Pt為基板下,能使PZT薄膜的結晶溫度降至350℃。以TiN為基板或降低LNO底電極之膜厚,可減小LNO薄膜沿(100)優選方向成長的效應,促使PZT薄膜沿非(100)方向成長的比例增加,故可提升PZT薄膜的Pr值。具有LNO上電極之PZT薄膜擁有極佳的疲勞特性,然而濺鍍LNO上電極時,La原子易擴散或濺鍍入PZT薄膜中,雖使得PZT薄膜的Ec值降低,但Pr值亦會因此而降低,且P-E曲線會因此而向右偏移,造成P-E曲線嚴重的左右不對稱。

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