Abstract
通常，傳統２進位補數的相加是速度上的瓶頸，而使用２進位多餘表 示（redundant representation）的免進位（carry-free）加減法可以達 成無進位的效果。為了加快除法速度，使用混合數字(hybrid number representation)表示的免進位除法器，所謂的混合數字表示為外部是傳 統的２進位，而內部是２進位多餘表示（redundant representation）可 以達成O(W)的計算時間，但必需付出較多硬體上的代價，主要是多了一個 飛壘式轉換器，用來將多餘表示的商轉成傳統的２進位補數。 我們的 研究動機是觀察到前人所提出的免進位除法器與乘法器在結構上相當類似 ，應該只要作少許修改即可有乘除法兩種功能。在這本論文中，我們提出 二個高速乘除法器。一個用來作無號(unsigned)乘法，另一個用來作有 號(signed)乘法。這兩種乘除法器是用混合數字表示(i.e. 輸入和輸出 是2進位補數表示，而內部數字以基底2多餘表示)來實現的。這種高速乘 除法器當作除法器時，使用免進位除法演算法，因此計算時間為O(W)(W是 乘除法器的字長度)。此外﹐飛壘式轉換器被用來把多餘表示的商轉成2進 位補數。因此，這種除法器比使用進位傳遞的加減法器的除法器要快得多 。當所提出旳乘除法器用作乘法器時，飛壘式轉換器被用來把左半部乘積 轉成2進位補數型式。快速表示數轉到2進位補數轉換器被用來轉換右半部 乘積成2進位補數。此外，我們也必需考慮右半部乘積的符號位置進位。 因此，我們必需修改飛壘式轉換器來把符號位置的進位考慮進去。當這種 乘除法器當作乘法器時，它的計算時間會與進位儲存乘法器相近。 Based on radix-2 representation, a high-speed carry-free divider had been designed using carry-free algorithm. The carry- free divider design produces the quotient in radix-2 form. In order to convert the quotient from redundant to two*s complement form, the carry-free divider with on-the-fly conversion scheme. In this thesis, we propose two high-speed multiplier/divider schemes(i.e.multifunction arithmetic array for multiplication and division).One is for unsigned multiplication, and the other is for signed multiplication. These two multi-plier/divider schemes are implemented by hybrid number representations(i.e. theinput and output numbers use two's complement representation, and the internalnumbers use radix-2 redundant representation ). Fast RSD to two*s complementconverter is used to convert the right half to two*s complement form. We alsoneed to consider the carry of the right half. For this reason, we need to modify the on-the-fly converter to take the carry into consideration. When the multiplier/divideracts as a multiplier, the computation time is very similarto the carry-savemultiplier. These two schemes are regular and suited for VLSI implementation.