Abstract
在這篇論文，我們提出了一個以現場可程式化閘陣列為基礎之高效能乘法模組產生器MGfpga。MGfpga 能夠產生任意位元寬度及任意管線化級數的陣列乘法器。MGfpga 產生的乘法器模組在佈局階段考慮了路徑延遲、可繞性及形狀限制條件，所以它可產生不同形狀的高速乘法器模組。實驗結果顯示我們的乘法模組產生器比使用傳統模組產生方法平均快了20%-48%。因為在製造時間及成本上的優勢使得現場可程式化閘陣列(FPGA)變成一種流行的電路設計元件。越來越多的設計會使用現場可程式化閘陣列為其元件，也有越來越多的研究專注於這個元件。提供巨集元件庫可以增進生產量及設計的品質。第三章將探討研究動機和設計流程。我們是因為乘法器被廣泛使用，所以我們就研究去做一個高效能的乘法模組產生器。設計流程可分為四個步驟：1.暫存器轉換階層(RTL)的產生器。2.以結構為基礎的技術映成。3.以效能為導向的佈局。4.繞線。第四章說明高效能乘法模組產生器的詳細實作方法和演算法。我們介紹陣列乘法器的結構及其特性，接著我們說明了如何產生Verilog 的程式、如何做技術映成和佈局的方法。我們將乘法模組產生器在 SUN 的 Sparc 10 上使用了 C 語言實作出來，我們的乘法模組產生器是針對 Xilinx 的 3000 系列的晶片。在第五章中，我們列出了我們的實驗結果，包括了三種不同形狀(1:1, 2:1, L形狀)乘法器的結果。實驗結果顯示我們提出的方法確實可以改善乘法器模組的效能，我們接下來可依據本論文所提出的方法來針對其它大型的元件如浮點乘法器來做改進。