Abstract
在本論文中， 我們提出了一個管線化的數元串行之超大型積體電路架構，來實現一個採用延遲式 LMS (DLMS)演算法的 N 階適應性 FIR 濾波器。 這個架構採用了心脈式陣列來執行濾波和調整係數的運算，以及一個記憶裝置來安排輸入資料流程， 因此它不僅擁有低功率的特性，同時也適合單晶片之超大型積體電路的製作。 這個系統有著百分之百的效率，並且有著每個輸入週期就得到一個輸出結果的生產率。 而且這個所提的方法在調整濾波器係數時所使用的延遲很小， 因此只要適當地選取步級大小，我們可以確保 DLMS 演算法能夠有不錯的收斂性能。 跟以前所提出的數元串行方法比較起來，我們所提的方法同時降低了所需的晶片面積和功率消耗。採用 LMS 演算法的適應性 FIR 濾波器已經廣泛應用於通訊和信號處理的領域當中。 然而，在這類的系統中，其預估誤差信號必須回授到 FIR濾波器的各級去更改係數，因此造成延遲問題。 在最近發表的文獻中，提出可以延遲式 LMS 演算法來解決上述問題。到目前為止，已經有一些架構提出來實現採用延遲式 LMS (DLMS) 演算法的 N 階適應性 FIR 濾波器，包括數元並行、數元串行、數位組串行等方法。 一般說來，數位並行的方法存在著兩個主要的問題。 首先，這類的系統比較複雜，因此並不容易製作成單晶片。 其次，調整濾波器係數時所使用的延遲比較大，因此可能使得系統的收斂特性不佳。 相對來說，數元串行的方法所使用的延遲較小而且硬體複雜度也較低， 只是生產率較低，而數位組串行的方法就是一個擇衷的方案。 在本論文中，我們採用了兩個方法來達成低功率的設計。首先， 我們採用心脈式陣列的架構，利用管線化和平行處理的技術來提升生產率，間接地達到低功率的要求。 另外，我們採用一個記憶體的架構以取代移位暫存器來得到所需要的輸入資料流程， 如此一來很多的資料移位可以被避免，而且所消耗的功率能夠顯著地降低。In this thesis, we present a pipelined bit-serial VLSIarchitecture for realizing an N-tap adaptive FIR filter usingthe delayed least mean square (DLMS) algorithm. Thearchitecture consists of bit-serial systolic arraysfor performing filtering/adaptation operations and a memoryscheme for arranging input data flow. It possesses low-powercharacteristics and is suitable for single-chip VLSIimplementation. The efficiency of the system is 100 percentand the throughput is one filter output per 2B cycles, whereB is the word length of input data. Moreover, theproposed approach uses a small delay in the filtercoefficient adaptation, and this ensures that the DLMSalgorithm can have good performance under proper selectionof the step size. As compared to a related bit-serialapproach described previously, the proposed one has reductionin both chip area and power consumption.