Abstract
近年來由於對可攜式產品的需求增加，低功率(low power)的要求也相對 增加，一些較低時頻的應用如文書處理、遊戲、語音方面，並不太要求速 度，反而要求低功率以達到長時間使用的目的，因此如何降低功率就成為 設計時的一個重要課題。但是另一方面，超大型積體電路的技術不斷演進 ，數位系統的複雜度日益提高，如何維持系統的可靠度(reliability)也 是設計者必須考量的問題。然而在實際應用上，低功率和可測性( testability)往往扮演互相衝突的角色，因為在可測試的設計中，可能增 加一些額外的硬體(hardware)或執行多次變換(transition)來達到測試的 目的；而低功率設計通常要盡可能簡化硬體或減少變換次數來降低功率， 因此該如何取捨(trade-off)就變成設計者不得不考慮到的問題。在本篇 論文中，我們應用一種容錯(fault tolerance)設計的技術，也就是置換 邏輯(alternative logic)的方式，設計一個可測試的CMOS陣列乘法器。 因為可以應用置換邏輯，所以我們知道這個乘法器有兩個計算模式，即正 常輸入的正常模式(T=U=0)，和把所有輸入反相計算，最後結果再反相輸 出的置換模式(T=U=1)。因此我們又設計一個簡單的類比估測器，並增加 少許硬體，就能執行低功率運算。這是一個可測試的設計，並在特定的條 件下(即運算元的所有輸入在絕對多數的0和1之間變換)可以達到低功率的 效果。由Hspice模擬所得到的最後的結果顯示，在極端的情況下(即輸入 由全部是0變為全部是1或由全部是1變為全部是0)，節省的功率可達50%以 上，而硬體超量(hardware overhead)在n=8時只有9.2%，在n=16時更低 至4.8%。