Abstract
Viterbi 演繹法則經推導證實為一種針對褶碼的最大相似性解碼方式。在數位通訊中，為了達到低位元錯誤率及高增益，對於褶碼，使用大的限制長度是必需的。同時，為達到高生產率，使用完全狀態平行處理方式來設計解碼器是較佳的。但是，解碼器硬體架構複雜度是隨著限制長度而呈指數率增加。在本論文中，一種基於籬狀圖分割子籬排程方法的低複雜度Viterbi 解碼器架構被提出。此方法係利用一些映像規則將原來完整的籬狀圖分割成較小且互相獨立的子籬，並使用向前看的方法推導出系統化之分割及排程的程序。此種架構具規則性且連接網路相當簡單，非常適合超大型積體電路的製作。同時，此架構亦利用管線式的方法共享ACS 單元以提高生產率。依據所提方法指出，對於m 為偶數之(n,1,m) 褶碼，其輸入狀態矩陣為輸出狀態矩陣的轉置矩陣。此一特性將使得Viterbi 解碼器簡化因分割所造成的繞線問題。本架構的硬體使用效率為50% ；同時，以目前超大型積體電路技術而言，其生產率估計為50Mb/s。本篇論文共分為六章：第一章簡介；第二章比較各種低複雜度Viterbi 解碼器架構模式之優缺點；第三章說明籬狀圖分割子籬排程方法及四個映像規則；第四章基於籬狀圖分割子籬排程方法而設計一低複雜度Viterbi 解碼器架構並使用Verilog 軟體模擬；第五章提出效能的分析及討論；第六章結論。