Abstract
本論文內容主要在描述一個具有快速鎖定與低相位雜訊的鎖相迴路之設計過程，這個電路同時也具有頻率合成器的功能，可以控制除頻器除數的大小，達成輸出頻率範圍鎖定在300∼900MHz。 鎖相迴路中最重要的部分之一為電壓控制振盪器的設計，其中延遲單元使用全差動源極耦合對的電路。而本論文中使用具有對稱性負載的延遲單元來組成振盪的迴路，目的在使延遲單元中的負載儘可能為一個線性電阻，使其大小不受輸出電壓變化與電源雜訊擾動的影響，因此可以減少輸出頻率的抖動；另外，延遲單元中的偏壓電流也使用自我偏壓式複製回授電流，使偏壓電流為一定值，如此也可以減少輸出頻率的抖動。 除頻器為一個整數倍除數的電路，可以合成NP+S的除數。設計過程中，發現可以將Program計數器與Swallow計數器兩者整合在一起，減少部分功率消耗與晶片面積大小。 相位偵測器使用傳統式的靜態相位頻率偵測器，其本身所產生的雜訊較小，符合本論文設計的要求；充電幫浦則使用控制開關在源極的架構，其開關切換的速度不會受到充放電電流大小影響，因此可以設計較小的充放電電流。至於快速鎖定部分則利用兩組時間延遲元件與相位偵測器，判斷快速鎖定機制的開關，進而達成快速鎖定的目的。 本論文使用TSMC 0.35μm 2P4M CMOS製程，最後達成輸出頻率鎖定範圍為300∼900MHz，鎖定時間小於5ns，整體最大消耗功率為41.17mW，電路佈局面積為 (mm2)。