Abstract
為了改善MOSFET電晶體的性能，元件的尺寸被要求越來越小，在未來的CMOS技術中等效氧化層厚度 (EOT) 甚至被要求縮小到1.0nm以下。然而，當二氧化矽縮小到1.5nm以下時穿隧電流變得相當顯著，導致有很大的閘極漏電流發生。High-k介電層可用來減少這個漏電流發生，因為較厚的介電層可以減少電子或電洞穿越閘極介電層的可能，使得穿隧電流可以被減少。 第一部份我們在High-k/Si之間加入一緩衝層為用水平爐管所成長二氧化矽，退火溫度為PMA 950oC與PMA 750oC，在高溫PMA 950oC下，因densification使得EOT下降至2.2 nm，且SILC較小，推測為高溫下，interface的defects可獲得修補。此二條件，其漏電流都為1E-8 (A/cm²)左右。然而，在高溫下爐管所成長二氧化矽厚度變得難以控制，所以使得EOT無法下降至2 nm以下，故我們先將化學氧化層當閘極介電層，而成長化學氧化層的溶液有：HNO3、HCl +H2O2+H2O、H2SO4+ H2O2，發現以HNO3溶液成長化學氧化層，EOT可降至0.9 nm，且從遲滯曲線幾乎重疊與漏電流較小可知，代表具有很好的介電層品質。接下來，我們將HNO3溶液成長化學氧化層經由spike annealing處理後搭配ALD機台沉積HfAlO，結果經spike annealing後，漏電流在閘極電壓為零時，可降至1E-9(A/cm² )左右，但在V-Vfb=-1V時，Jg變大，而可靠度SILC也可獲得明顯改善 第二部份我們利用了介電層為化學氧化層搭配ALD所疊高介電係數材料HfAlO，閘極為多晶矽，加上區域性應變SiN厚度為3000 □來製作電晶體，探討區域性應變在不同晶向基底上對元件的影響，結果轉導最大值在(110)晶向基底增加率為最大，有21.8%，且載子在高電場下，載子移動率較不受影響，但在晶向基底為(110)與(111)經區域性應變後對臨界電壓與轉導漂移較大。 第三部份介電層為二氧化矽，閘極為多晶矽，加上區域性應變SiN厚度為3000 □來製作電晶體，在不同晶向基底上，我們發現，經區域性應變後，在最大轉導值、汲極電流、載子移動率，有較好的表現，尤其以在晶向(110)表現為最佳。