Abstract
MOS元件為目前最常用的半導體元件之一，然而在目前其製程條件與製程參數固定無法調變的情況下，如何得到我們所想要的元件特性，以提升線路設計整體的特性，降低雜訊，一直是MOS元件結構研究的重點之一。因此本論文研究最初的動機和方向，即是在於藉由改變MOS閘極的幾何形狀來降低元件雜訊，以提升線路設計整體的特性，增加電路設計的彈性。 在本篇論文中，我們首先以在MOS元件的閘極上切割一個矩形缺口的方法來設計了四組不同閘極形狀的實驗晶片。接著量測這些不同結構的MOS元件其I-V特性與雜訊特性，從萃取出來的元件參數中探討元件結構及LOCOS製程對於元件操作特性的影響，並用MOS並聯的觀念來近似凹形閘極結構的元件模型，從近似的模型中探討其物理機制對元件特性的影響，包含臨界電壓與雜訊特性。 由實驗結果的比較以及分析不同結構的MOS元件之間其I-V特性與雜訊特性，我們發現LOCOS製程的確影響元件的臨界電壓和雜訊特性。在臨界電壓方面，通道寬度較窄者，具有較高的臨界電壓Vt，亦即鳥嘴部份佔通道寬度比例愈大者，使其等效閘極氧化層的厚度更厚，影響臨界電壓的程度亦愈大，因此使得MOS整體的臨界電壓提升愈多。在雜訊方面，凹形閘極MOS元件因能減少流經鳥嘴區域下方的電流密度因此降低了雜訊，得到較佳的雜訊特性。