Abstract
隨著IC技術的進步，使得晶片本身的複雜度增加；另一方面，由於可攜式 元件的盛行，而可攜式元件本身對重量和功率本身的要求，功率消耗在現 在的IC設計中變得越來越重要。除此之外，測試所需的費用在整個IC設計 中佔越來越大的比例。在這裡我們提出一個全新的陣列乘法器的架構，我 們稱為傳輸邏輯陣列乘法器，在這個架構中，我們不僅可以達到測試的功 能，還可以達到低功率的效果。一個函數y=f(X)被稱作轉置函數如果和必 須f(X)=f(X')。如果我們現在面對一個轉置函數的電路，在一開始的時間 區斷我們先輸入一組資料，在下一個時間區斷我們再輸入另一組資料，而 這一組資料和前面的資料完全是位元反相。如果這個電路沒有錯誤，後面 資料得到的輸出應是前面的反相。所以，如果得到的輸出並沒有反相，肯 定在這個電路中有錯誤發生，因此，我們可以利用時間的剩餘來檢測錯誤 。在現在的CMOS技術中，功率的消耗主要有三個來源，分別是轉換功率消 耗、短路功率消耗和靜態功率消耗。對一個正確設計的電路，轉換功率消 耗會佔去大部份的功率消耗。其中，當我們假設電路中每一點寄生電容都 相同，而且我們只考慮轉換功率消耗的影響，這時整個電路的功率就正比 於電路的轉換個數。在傳統的陣列input額外加入一個腳T及個互斥閘， output額外加入一個接腳U及2n個互斥或閘，就可達到低功率及測試的目 的。在測試模式中, (T,U)先(0,0)再（1,0)最後是（0,1)，利用這樣的切 換，我們可以測試單一細胞錯誤或單一固定誤。在正常模式中，(T,U)可 以是(0,0)或(1,1)，換句話說,對任何一組輸入組合，我們有兩種乘法方 式。當考慮功率消耗時，我們可以選擇功率消耗較低的一種做乘法運算。 由實驗的結果，我們可以觀察到，T=U=0乘法運算的功率消耗會隨著 |X||Y|越大而越多；相反的，T=U=1乘法運算的功率消耗會隨著|X||Y|越 大而越少。其中|X|是運算元X中'1'的個數，而|Y|是運算元Y中'1'的個數 。這兩條曲線的交點大約在|X||Y|等於 n(n+1)/2。所以，整個轉置陣列 乘法器應包含兩個部份，一個是轉置陣列乘法核心部份，另一個則是評估 器，當運算元X和Y得到後，我們先經過評估器得到適當的T和U，然後再去 做乘法運算。判斷T和U的法則是T=U=0如果|X||Y|大於或等於，否則T=U=1 。