Abstract
乘法是計算機與訊號處理系統中最基本的運算之一，然而它也常是系統運作速度上的限制。近年來，由於下一代的計算機或新的訊號處理系統都對於速度有著高度的要求。因此一個可高速運作的乘法器是非常需要的。心脈式乘法器除了能滿足高速運作的要求外，它還有利於積體電路設計及良好的執行品質的特點。在本論文中，我們提出了基於修正式布氏演算法的新的心脈式平行乘法器。首先我們結合了修正式布氏演算法以及羅達有號位元擴增（sing-extension）技巧來產生一個乘法法則。然後再基於此法則提出了分別以４＊４和２＊２的基本單元所構成的兩種乘法器以適應不同的時脈頻率要求。其中以４＊４之基本單元所構成之乘法器的時脈頻率與先前相關之乘法器中以２＊２基本單元為組成者相當，但系統延遲和硬體花費卻減少了許多。同樣地，以２＊２之基本單元所構成的乘法器的時脈頻率與先前相關之乘法器中以１＊１基本單元為組成者相當，但系統延遲和硬體花費卻減少了許多。而我們所提的設計方法實際上可以推廣到設計以６＊６，８＊８，．．等較大的基本單元所組成的乘法器上而亦可獲致類似於２＊２，４＊４為基本單元之乘法器的改善效果。我們所提的心脈式平行乘法器的這些改善效果主要是由於下列的兩個原因：（１）採用修正式布氏演算法以使所需的部份乘積減半。（２）先前相關乘法器中，介於兩個垂直相接之基本單元間的空費時間（idle time ）已經在所提的乘法器結構中被利用了。