Abstract
在超大型積體電路(VLSI)被廣泛運用的今天，在電腦輔助設 (CAD)中，有關矽編譯器(Silicon compiler)方向的研究日趨重要。矽編譯器能將一高階語言 (像VHDL) 所描述的IC規格轉變成硬體架構。其中有二個主要的步驟 (一)運算元排序(Operation S-cheduling)和 (二)資料處理器設計 (Data Path Allocation)。本論文旨在探討資料處理器設計方面的問題。其目的乃在於將一排好時間表的控制－資料流程圖(schedu-led control-data flow graph)對應至最少的硬體設備中。本論文提出一個利用分支設限方法(branch-and-bound method) 來解決資料處理器設計的問題。同時我們根據精簡指令集電腦(Rduced Instruction Set computer) 的研究，設計出一個適合於處理數位訊號處理(Digital Signal Process)演算法的硬體架構，做為我們的目標硬體設備。我們將資料處理器設計問題，分成三個子問題，一. 指派運算元至運算器(operationassignment) ；二. 配置記憶體給變數及常數(storage allocation)；三. 繫結資料傳遞於硬體線路上 (data transfer binding)。依據目標硬體設備，我們引出了同時兼顧記憶體和硬體線路需求的成本函數 (cost function)。而此成本函數則做為分支設限方法的限制函數。最後我們以二個公認的水平標記(benchmark) 的結果與先前國內外研究比較，不難發現，我們有較佳的結果，且執行時間也相當的短。