Abstract
傳統的高速乘法在最後一個步驟需要一進位傳遞的加法來得到全部的乘積。舉例來說，在一個 nxn 的 Baugh-Wooley二的補數進位儲存乘法器中，最低的n個位元乘積是在累加的過程中所產生的，然而最高的n個位元乘積卻要保持進位儲存的形式並直等到所有的進位及和都產生之後，才能以一個進位傳遞加法器將其相加。許多著作被提出來消除這個耗時的過程。Ercegovac和 Lang提出了飛壘式轉換來將多餘表示轉換成傳統表示。他們接著發表了一快速乘法的架構，應用在標號位數的數字系統中，但只能產生最高的 n個位元乘積。根據前人所提出之飛壘式轉換，Montuschi和Ciminiera應用在進位儲存乘法器中，發表了一不需最後加法的乘法器。利用改良過的Baugh-Wooley二的補數進位儲存乘法器，他們的架構可以提供所有2n個位元的乘積。我們研究的動機是這樣的。在Montuschi和Ciminiera的架構裡，使用了所謂的D區塊來決定最後的乘積。吾人觀察到在頭尾兩級D區塊中所用的三種狀態可以被簡化，故提出了三種架構來改善面積和功率消耗。再者，根據吾人的研究，原先架構中每個乘積位元皆需三條垂直拉線，其實只要兩條就夠了。這種減少拉線的特徵非常適合超大型積體電路的實現，尤其當技術一直進步時。我們提出了三種實現飛壘式轉換的線路。第一種稱為多工器為主的架構，使用了多工器為其組成單元；第二種稱為較少接線的架構，其中使用了較少的接線；此外，最後一種稱為匯流線為主的架構，其對於每一個乘積位元使用了匯流線的結構以決定之。與原先之Montuschi和Ciminiera的架構相較，每一個所提之架構均能有效地減少飛壘式轉換此部分線路的電晶體數目，分別節省至75%，79%，和50%左右。而儘管如此，此三種架構的延遲仍與原先架構相當，亦即為一與運算子長度n無關的常數值。在仔細地佈局後模擬之後，較少接線及多工器為主這兩種架構表現良好，尤其較少接線架構在速度和功率消耗上均較其他兩種所提架構傑出。而匯流線為主架構的延遲非所預期的常數，而略與 n有關。這應是由於傳播閘的效能較差，還有本架構中一些天生的缺點所致。這需要更深入的的分析和研究，俾使此架構能有其應得的速度。