Abstract
本篇論文的研究目的，在於設計並實作一個MOS 數位積體電路模擬器。以作為一個計算機輔助積體電路設計的工具。近年來由於積體電路的快速發展，大型及超大型積體電路已發展成功。由於此類電路的複雜性，使得設計者需要輔助工具。而傳統的電路模擬器並不能滿足此項需要。在這篇論文中，一種在開關階層的網路模式被採用，此模式乃是根據Mr. Bryant在1981年所提出者並配合新的電路延遲模式，加以融合而成。整個模擬器經過設計，實作，測試等步驟，現在已安置於一小型電腦上（NEC PC-9801F）。並以實際電路來檢驗其模擬效果，結果極為正確。