Abstract
在半導體產業技術的高度發展之下，晶片中所擁有的電晶體個數隨著製程技術的提升呈現出一個高速的成長趨勢，也使原本只擁有單一功能的晶片可以將一個完整的系統置入其中，這就是所謂的系統晶片(System on Chip)。而為了提升靈活性，設計有著多時脈域的系統晶片也越來越受歡迎。在另依方面，隨著操作頻率的提升，許多與時間有關的問題以及所造成的錯誤也變的越趨嚴重，其中我們將針對因延遲所造成的錯誤做一個討論，稱之為延遲錯誤測試(Delay Fault Testing) 。 對系統晶片而言，目前已有一套關於系統晶片測試的標準存在，但在這套標準當中並未對延遲錯誤測試制定出一套規範，為了使用整個系統晶片測試標準更加的完善，試圖在這套標準之下將延遲錯誤測試的功能置入其中，為了達到這個目的，先前的研究提出了一個時脈控制器來產生延遲錯誤測試所需要的連續的系統時脈，並以一套完善的流程來完成整個延遲錯誤測試。但是先前的時脈控制器，主要是針對單一時脈域的延遲錯誤測試，在對於多時脈域且跨時脈域的延遲錯誤測試上不能產生測試所需要的系統時脈，所以缺乏在多時脈域的錯誤測試功能，因此在此篇論文中，我們提出一個能夠支援多時脈域錯誤延遲測試的時脈控制器，並驗證其正確性以確保整個測試的可靠度及準確性，而在面積的消耗上也不會隨著時脈域的增加有次方性的增長。