Abstract
這20年來積體電路內電晶體密度及性能的提昇，主要歸功於電晶體的持續縮小化。這電晶體的縮小化趨勢，將繼續發展到比0.1微米更小的金氧半電晶體。在縮小化的過程中雖然電晶體的性能也跟著改進，但其間連接導線的RC延遲卻也隨之大幅增加。 在製程技術進入深次微米時代以後，內連線的RC延遲已經取代電晶體成為VLSI速度的主要限制。多層內連線結構是必然的趨勢；如何降低多層內連線寄生電容也成了VLSI技術向前邁進的一大挑戰。本論文中先模擬且找出均質內連線最佳化的結構參數，而後逐步加入各種可能使用的新內連線材料，並對下一代的多層內連線結構進行設計。例如，低介電常數材料襯墊層的使用，約可節省8%的延遲時間；並聯層厚度及化學變化前後亦能產生50%左右的延遲誤差。銅線的使用及取代鋁的可行性也是探討的重點。 將金屬線層數增加，由於可節省晶片面積，且抑制金屬線長的增加，間接產生抑制電阻上升的效果，因此被普遍認同。然而多重內連線寄生電容該如何減小？本文之研究目的，即在於如何有效的降低內連線寄生電容；並由模擬結果獲得最佳化的內連線結構參數。內連線材料的改變，一向被認為是改善寄生電容的有效方法之一般而言，構成材料由傳統的鋁線/二氧化矽（Al/SiO2）結構，推演到目前廣受注意的鋁線/低介電係數材料(Al/Low-k)與銅線/二氧化矽（Cu/SiO2）結構。甚至銅線/低介電係數材料(Cu/Low-k)結構的研究都在熱烈進行中。而本論文也將要對這些可能的未來內連線趨勢，作逐一的模擬與探討。