Abstract
本文試著透過實作目前實務上的電子化、模擬等問題，來瞭解並解決這些問題。茲將本文分成三個部份，來說明上述的問題。第一部份為台灣大學醫學院附設醫院新竹分院電子化實作；第二部份為建構傳輸線模型分段長度合理性評估；第三部份為可程式化除頻器在65nm製程實作與舊製程之比較。 為因應電子病歷實施，台灣大學醫學院附設醫院新竹分院欲將其紙本文件表單電子化。電子化的好處在於：可減少因人為因素書寫錯誤、可相對減少醫療糾紛發生、可供多人同時使用同一份表單、易於資料分享與共用、更可有利於資料統計與分析……等等。而藥品諮詢紀錄電子化則可有利於藥劑部人員執行藥品諮詢時，能藉由過往藥品諮詢紀錄與其統計之功能，並配合網頁電子化後可快速查詢醫噣、查詢人過往病史的跨部功能，在最短時間作出對諮詢人最有利之藥物建議。 而傳輸線問題的重要性在於因半導體產業技術進步使得電晶體尺寸越縮越小，導致其後端金屬連接線越趨緊密。為了提高訊號傳輸的速度，金屬傳輸線的頻率跟著提高，而在量產可行性設計(Design for manufacturing, DFM)的考量下，必須準確的模擬其電性參數以及評估其寄生效應所帶來的影響。因此金屬連接線再也無法用集總電路(lumped circut)的觀點視之，取而代之是以傳輸線觀點來分析。但在建構傳輸線的模型時，其分段長度的取法事關所建構模型的準確性，因此如何取其長度便成為一成功模型的重要議題。 除頻器為鎖相迴路(PLL)中一個重要的模組，其設計所需的之特性為：高速、低功率、高輸入靈敏度和高度可重覆使用性。其可由2/3 divider cell串接而成，此種架構的優點在於其為局部回饋(local feeback)，因此對於功率損秏的優化是較為方便的；另一優點是因其cell的重複性高，使得在layout上亦為簡易。本文試著採取tsmc 65nm技術並直接以邏輯閘形式來實現div-cell架構，並將其與採用tsmc 0.18um技術但使用E-TSPC實現的div-cell架構的兩者相互比其操作速度和功率消秏。 本文希望在與上述三項議題相關的問題上，提供一可解決問題的思考脈絡。