Abstract
隨著製程技術的不斷提升，晶片速度持續攀高，與時序(timing)相關的延遲缺陷(delay defects)，例如電阻短路、電阻斷路或者是訊號完整性問題，也逐漸了主宰晶片測試的品質(test quality)。然而，以傳統偵測定值錯誤(Stuck-at fault)為主流的測試方法並無法有效的檢測出時序相關的延遲缺陷，因此無法驗證晶片是否能夠操作在設計規格(design specifications)所規範的功能時脈速度(functional clock speed) 。單單依靠傳統定值錯誤測試不僅僅降低測試效率也額外增加測試負擔與成本(test cost)。因此，為解決時序相關的延遲缺陷所導致的後段測試的困難，半導體業界發展出相對應單一時脈域(single clock domain)延遲錯誤測試(delay fault test)或者稱全速測試(at-speed test)來針對單一頻率待測電路的延遲錯誤測試。然而，製程技術的快速發展也促使系統晶片(System-on-Chip)的設計策略得以整合多顆具有高效能、多重時脈(multiple clock domain)的設計於其中。跨頻域CDC (Clock Domain Crossing)的資料傳輸模式也促使延遲錯誤測試必須從原本單一時脈域的延遲測試延伸至多重時脈域且跨時脈域的延遲錯誤測試，以確保整體延遲錯誤測試的品質。 然而，針對高速且多重時脈域的系統晶片的延遲錯誤測試已非傳統低階自動測試機台(Automatic Test Equipment)所能支援，因此，內嵌式可支援延遲錯誤測試的可測性設計(Design-for-Testability)變得相當重要與熱門，尤其在SOC設計模式的考量下，所有的邏輯電路皆內嵌在其中，無法由chip level的I/Os所控制與觀察，如何在chip內部執行多重時脈域的延遲錯誤測試，變得困難重重。雖然由美國電子電機工程師學會(Institute of Electrical and Electronic Engineers, IEEE)所提出模組化的系統晶片測試標準(IEEE Standard 1500)來對SOC中內嵌的邏輯電路(embedded cores)作有效的測試，但是並無提供任延遲測試相關之解決方案。因此，如何針對現有IEEE 1500所規範的測試標準之下，提出具有低面積開銷(low area overhead)、強健性(robustness)、且具有支援多重時脈域延遲錯誤測試的內嵌可測性設計來提升整體延遲錯誤測試的測試品質及可靠度並且降低測試成本為現階段提升系統晶片測試品質非常重要的部份。