Abstract
Copyright (c) 1990, Microsoft Corp Turbo code 是在 1993年由 Berrou 等人所提出，這個新的發展可以說是近年來在編碼理論的領域中 一項非常重要的突破。他們提出一種針對二維迴旋碼做反覆（iterative ）解碼處理的架構。 這個 新的解碼架構的錯誤更正能力很接近理論上的極限，也就是所謂的雪農極 限（Shannon-limit） ，他們宣稱當訊號在白色高斯雜訊（AWGN ）通道 且訊雜比（SNR）為 0.7 dB 的情況下，其錯誤位元率（BER）可達 10e-5 。而在這種反覆解碼的架構下，每個基本的解碼器都必須具有軟式（soft ）輸入以及軟式輸出的能力。 目前在研究領域中，有兩種演算法可以滿足此類具有軟式輸入及軟式輸出 的架構。其中一種次最佳化（suboptimal）的決策理論是由 Hagenauer 所提出的軟式輸出腓特比演算法（SOVA），而另一種最佳化的決策理論則 是根據最大事後機率 （MAP）的演算法。在近年來軟式輸出腓特比演算法 的 VLSI 架構已經被提出過，而最大事後機率演算法的 VLSI 架構一直因 為複雜度太高而未被實現。 近年來由於 VLSI 領域的蓬勃發展，加上 此最大事後機率演算法在對數領域中只需要做加減法的運算，因此在本篇 論文中，我們針對最大事後機率演算設計了一個全新的 VLSI 架構，此電 路隨即轉換成電路設計並對應至 COMPASS公司所提供的標準元件資料庫， 接著佈局成晶片。此晶片的面積為 6.4mm*6.9mm，最快時序速度為 25MHz ，並且已在台灣積體電路公司製程中。 Turbo codes, proposed by Berrou in 1993, can achieve almost reliabledatacommunication at signal-to-noise ratios very close to Shannon-limit. A turbo code uses a parallel concatenated coding scheme cons-isting of two simple and identical encoders linked by an interleaver.Iterative decoding of such two systematic convolutional codes can be implemented in an acceptable hardware complexity. It has been shown that any decoder which accepts soft inputs (including a priori values)and generates soft outputs can be used for iterative decoding. The dec-oder's information can be divided into three parts: the soft channel outputs, the a priori inputs and the ``extrinsic'' values, where the extr-insic value is used as an a priori value for the next iteration. There are two algorithms which meet the requirements: the MAP algorithm and the soft-input soft-output Viterbi algorithm (SOVA). Most of the resea-rches have been concentrated on SOVA, and several VLSI architectures have already been proposed. The simplified MAP algorithm was introducedrecently, but, to the best of our knowledge, its VLSI implementation has not been done. In the thesis, we propose a VLSI architecture of a low-complexity soft-input soft-output MAP decoder (BCJR decoder). The archi-tecture of the BCJR decoder is then mapped on circuit design, and layout implementation is made by using COMPASS standard cell and 0.6 um TSMC CMOS SPDM technology. The chip has taped out to CIC with area of 6.4mm*6.9 mm and maximum clock rate of 25 MHz.