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應用於邏輯測試機時序產生器之鎖相迴路式頻率合成器之設計
Thesis

應用於邏輯測試機時序產生器之鎖相迴路式頻率合成器之設計

黃煜森
Masters, 國立清華大學, 電子工程研究所
2004

Abstract

鎖相迴路 頻率合成器 壓控振盪器 PLL Frequency Synthesizer VCO
本論文描述一個應用於邏輯測試機時序產生器(Timing Generator,TG)之鎖相迴路式頻率合成器,時序產生器是邏輯測試機上時序控制的核心,也是加速測試機台的關鍵技術。在此,我們利用一個低相位雜訊的晶體振盪器(Crystal Oscillator)作為輸入參考頻率,合成出200MHz至1GHz的輸出頻率,做為時序產生器之基礎頻率,以產生出不同之時序波形。藉由不同頻率的調整,讓整個時序產生器的使用更具彈性,在最高頻率的操作下(1GHz),整個時序產生器的最小解析度(Resolution)可達到1ns,足以應用於100MHz的測試機台。 論文中的頻率合成器包括了一快速鎖定的相位頻率偵測器、具有完美電流匹配特性的電荷幫浦電路、二階的迴路濾波器、寛範圍與線性度佳的壓控振盪器與一個改良過之全新架構的整數N除頻器。並且使用 TSMC 0.35μm 2P4M的CMOS製程,完成整個晶片的模擬,在工作電壓為3.3V下,可得輸出頻率範圍為200MHz至1GHz。當頻率合成器輸出頻率為600MHz時,全部的功率消耗為10.078mV,且迴路的鎖定時間為4.2μsec。

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