Abstract
（2n - 1）和（2n + 1）餘數乘法器是數位訊號處理（digital signal processor）中的餘數系統（residue number system）和密碼系統（cryptosystem）常用的算數運算。前人研究則是將（2n - 1）和（2n + 1）餘數乘法器合併成（2n ± 1）餘數系統乘法器，來節省電路大部分面積，但沒考慮合成時電路可進一步化簡。 在本篇論文中，利用全加器（full adder）的自我對偶（self-duality）的性質，將電路進一步化簡，實驗用TSMC.18製程來進行模擬，其中（2n ± 1）餘數系統乘法器用原有餘數前看進位加法器（modulo CLA-adder，簡稱MCLA），可以減少7.7%面積，減少2.7%延遲時間與5.3%功率，若改用改良式餘數前看進位加法器（modified modulo CLA-adder，簡稱MMCLA），則可以減少9%面積，減少13.5%延遲時間與6.7%功率。所提（2n ± 1）餘數系統乘法器用FPGA實現硬體，以驗證函數無誤。