Abstract
本論文設計了一個10位元，1MHz取樣頻率的連續近似類比至數位轉換器。主要子電路包含了電容陣列(capacitor array)、比較器(comparator)、數位控制電路(digital control circuit)、類比開關與時脈產生器(clock generator)等。在電容陣列設計上，改良了兩段式電容陣列成為多段式電容陣列，可以使電容陣列所佔據晶片面積再進一步減少。在比較器設計考量上，為了增加精確度，採用運算放大器、類比開關與電容，配合適當的時脈操作，可用來當比較器使用，並可將輸入偏移電壓消除，增加類比至數位轉換器之精確度。本類比至數位轉換器以TSMC 2P4M 0.35微米CMOS製程技術來實現，並經由HSPICE模擬驗證。根據模擬結果顯示，當輸入100kHz的正弦波且取樣頻率1MHz時，SNDR等於55.338dB，相當於8.9-bit的有效位元。整個類比至數位轉換器所佔晶片面積約為0.4 x 0.5mm2，消耗功率為1.7mW。 本論文所設計之連續近似類比數位轉換器，目的在於當成數位化功因校正電路內，數位與類比電路之介面。並使用HSPICE對整個數位化功因校正電路進行模擬，完成功率因數達0.99以上，且全載時總諧波失真為2.46%，同時符合IEEE等國際標準。