Abstract
由於重覆性邏輯陳列(Iterative Logic Array, ILA)的規律性架構, 他們非常適合於超大型積體電路設計。許多模組化線路, 例如陣列乘法器, 通常就是以重覆性邏輯陣列的方式來執行。在本論文當中, 我們將探討有關於重覆性邏輯陣列的三個領域。首先, 我們提出一些方法, 將原本適合在二維綱狀線路(Mesh)或二維重覆性邏輯陣列上執行的演算法有效率地移轉至超立方體線路(Hypercube) 上執行。我們比早先的研究人員考慮更實際的情況, 那就是在移轉(或對應)的過程當中, 對綱狀或超立方體線路的大小均不做任何的限制。其次, 我們講座數種不同陣列乘法器的測試問題。陣列乘法器是一種常見的重覆性邏輯陣列。原先我們所考慮的乘法器并不能單單以一組固定長度的測試項(Iest Pattern)就能完全測試。換句話說, 它們并不是常數型可測試的(C-testable)。經由對每個細胞元件的功能心臟細胞元件彼此間的連接方式做小小的修改之后, 不但能證明它們是C-Testable, 而且只需要最小的或者是接近最小的一組測試項就能完全測試它們。最后, 我們制作一個專門產生區塊乘法器(Block Multiplier)的特殊應用電腦輔助設計(Application-Specific Computer Aided Design, ASCAD) 軟體工具。區塊乘法器乃是一種介於位元并行(Bit-parallel)乘法器和位元序列(Bit-serial)乘法器的之間的設計, 可以在線路面積和運算效率之間取得一個協調。因為這個軟體工具是非常高階的, 使用者只需要輸入運算元的大小和以及輸出資料流量(Throughput), 則一個以CIF 格式來描述區塊乘法器積體電路的布局檔案將會自動地產生。