Abstract
本實驗以濕式活化無電鍍銅技術，於基材表面鍍上導電用銅膜。將TaN/SiO2/Si平面晶片先經60 ℃敏化活化，再於50 ℃鍍浴無電鍍，可得平整、連續且附著力良好的銅膜；銅顆粒尺寸約數十奈米且密集排列，粗糙度小。在10-3 torr真空下作400 ℃、1 h的退火處理，可減少銅膜內部缺陷並提高銅膜優選方位的程度，使電阻率降為1.84 mΩ-cm，相當接近銅塊材的1.67 mΩ-cm。TaN/SiO2/Si與TiN/SiO2/Si 圖案晶片以上述條件所得無電鍍銅膜，可沿各種凹凸表面覆蓋一層均勻銅膜；因銅顆粒尺寸小，故有潛力於0.1 μm的栓塞內部填入一層均勻且薄的銅膜，以作為電鍍銅的晶種層；或直接填滿0.1 μm的栓塞內部，顯示其具有優良的階梯覆蓋能力與填洞能力。TaN/SiO2/Si 平面晶片經20 ℃下BOE-HNO3-PdCl2(30 ml-20 ml- 0.02 g)置換液的活化處理，在基材表面沈積Pd晶種層，再於60 ℃下無電鍍，可得到顆粒尺寸與粗糙度較大的銅膜，使電阻率可低至1.77 mΩ-cm，使深次微米元件的運算速度能有更佳的表現。而隨BOE/HNO3含量比例，置換液中加入界面活性劑Triton的含量及置換活化時間的不同，使銅膜的性質亦有所改變。TaN/SiO2/Si與Ta/SiO2/Si 圖案晶片以上述條件所沉積的無電鍍銅膜，可均勻覆蓋0.6 μm的溝槽輪廓，顯示其具良好的階梯覆蓋能力。由以上結果可知，無電鍍銅技術在積體電路的薄膜導線應用上具相當高的潛力，尤其是敏化活化再無電鍍銅技術，在線寬小於0.1 μm的世代中極有潛力成為銅製程的主力沉積技術。