Abstract
VLSI製程技術近年來一直以元件微縮為目標，在CMOS等效氧化層厚度上甚至被要求縮小到1.0nm以下。然而，由於二氧化矽氧化層微縮到1.5nm以下會導致嚴重的漏電流問題，目前已由相同電容下擁有高物理厚度的高介電常數材料成功解決了，但高介電材料與矽基板為非理想接面、界面氧化層的延生致使EOT向下微縮不易與載子遷移率下降都是使用高介電材料介電層所帶來的一些新挑戰。 本論文第一部份利用化學氧化法(Chemical Oxidation)對矽晶片作表面處理，成長化學氧化層搭配ALD 高介電層，試著尋求厚度薄與材料性質佳的界面緩衝層。實驗結果顯示，化學溶液的選用與化學氧化層的製程溫度都對電特性與可靠度有明顯的作用。不論是H2O2或是SC-2在常溫成長的化學氧化層之元件在電性表現上都是處於劣勢，等效氧化層厚度較厚和高漏電流密度。以SC-2(50oC、75oC)元件而論，雖然在EOT上有所改善，但仍有高漏電流此缺點，反觀H2O2 (75oC)元件在基本電性上同時擁有低EOT和低漏電流密度的雙重優勢，對於元件往下一世代微縮有明顯的益處。綜觀得知，H2O2 (75oC)是符合作為high-k dielectric/Si 界面interfacial layer的製程條件的。 第二部份以堆疊式高介電層搭配最佳化學氧化層製程條件形成閘極介電層。實驗結果發現，在HfO2/HfAlO/chemical oxide/Si元件部份，界面HfAlO中的Al比例降低時，對元件的漏電流、遲滯、stress CV和SILC等特性都有所改善，顯示Al遠離矽界面是有其必要性的。接續採用HfO2當做bottom layer，結構為HfAlO/HfO2/chemical oxide/Si，發現以HfO2當做bottom layer的元件在電性上都較使用HfAlO當做bottom layer的元件來的好，亦證實Al在界面處對元件電性的影響。 第三部份利用矽鍺超高真空分子磊晶系統在矽基板上磊晶形成矽/矽鍺/矽(SGS)與矽鍺/矽(GS)兩種不同的異質結構，致使載子在矽鍺通道上傳輸，以提昇遷移率。本章分別在異質結構表面加予不同製程的界面工程處理，成長化學氧化層，以作為異質基板結構與高介電層的接面緩衝層。實驗結果發現，在SGS異質結構部份，H2O2分別在不同製程溫度下成長氧化層，以使用H2O2(75oC)成長氧化層的元件同時擁有較薄的EOT與較低的漏電流密度。而使用不同化學溶液在75oC溫度下成長化學氧化層方面，SC-2(75oC)元件不僅EOT最厚、漏電流最大，同時可靠度也是三者中最差，不適用於作為SGS異質基板與高介電層間的緩衝層。在SC-1(75oC)元件方面，具有較薄的EOT與較低的Jg，同時兼具最小的遲滯量與最佳的元件可靠度，缺點則是元件均勻性較差。在GS方面，未成長化學氧化層的元件有EOT變厚、Jg增加的現象，反觀有成長化學氧化層的元件則有較低的EOT與Jg。