Abstract
錯誤更正碼是用來保護數位資料在通道的傳輸過程中避免錯誤的發生 。由於對短且突發的錯誤有好的更正能力，RS 碼可達較低的解碼錯誤率因而相當流行。因為 RS 碼在解碼過程中需要在有限元素域裡做大量的計算工作，所以我們想要設計一個高速的 RS 碼解碼器。在本篇論文中，一個 RS 碼解碼器的高速管線式結構將被提出。這個新的解碼器主要是以修正的時間域 Berlekamp－Massey 演算法為基礎，而且利用到分割和向後跳兩步的技巧。它可以同時更正錯誤和可拭去符號。而且，可防止解碼失靈，也就是說，可避免輸出的根本不是碼字。提出的 RS 碼解碼架構具有規則性和模組化，因此，它非常適合超大型積體電路的製作。我們用一個例子來比較原來的和修正的架構在解碼速度和硬體複雜度上的差異。在忽略內部連椄複雜度的情況下，提出的解碼架構能達到 25-43 倍高的解碼速度而只需要比原來的架構多大約 37 百分比的硬體複雜度。 本篇論文架構如下：第二章裡我們介紹 RS 碼的一些基本概念，然後提出一個修正的時間域 Berlekamp- Massey 演算法，它利用資料分割和向後跳兩步的技巧。第三章裡我們提出一個管線式的超大型積體電路架構去製作前述的演算法，並和 Shayan 等人提出的解碼器比較解碼速度和硬體複雜度。第四章裡我們利用 Verilog 軟體對提出的架構作一模擬。最後，第五章裡我們做一總結。