Abstract
在這篇論文中，我們設計了架構取向的(architecture-aware以下簡 稱AA)低密度奇偶檢查迴旋碼(LDPC-CC)並且提出以記憶體儲存資訊之 Shuffled MPD平行運算解碼器架構。 我們提出了一個建構AA-LDPC-CC的方法，使能夠以記憶體存取且可同時平行處理 於疊代解碼與多節點運算兩種維度的Shuffled解碼器。此碼被建構 於避免解碼器上記憶體存取上之資料碰撞，且能解決使用管線架構造成 之效能損失。 LDPC-CC解碼器是由基本運算單元(processor)串接而形成整個解碼運算， 而且每個processor代表每一次疊代(iteration)解碼，因此LDPC-CC解碼器之 疊代解碼次數取決於processor之數量。 相較於傳統LDPC-CC使用Two-Phase MPD解碼，在此篇論文我們選用Shuffled MPD解碼， 因為Shuffled MPD只需要較少的疊代解碼次數便能達到相同的錯誤效能。 藉由減少processor之數量，此解碼器面積會有效的降低。 且此解碼器由於使用記憶體存取，相較於傳統LDPC-CC使用位移暫存器， 使用記憶體存取在交換資訊於各個processor之間有一定的困難度， 但在此我們利用簡單的旋轉繞線克服。 為了驗證這提出的解碼器，我們建構了一個隨 時間時變的(479,3,6)AA-LDPC-CC且使用90-nm CMOS製成 來實現這Shuffled解碼器。在post-layout下的結果，此解碼器結 合了11個processor共占了5.36mm2，且在頻率為256.4MHz之下 能達到資訊吞吐量1.025 Gbps。