Abstract
標準化元件佈局(Standard Cell Layout Methodology)是目前很流行的ASIC電路設計方法，因為它的佈局處理(Layout Process)可以全部自動化，它的設計製造時間很短，而且生產信賴度很高。可是它也有一個缺點一隨著處理技術(Fabrication Process) 的進步，元件館(Cell Library)也必須更新，如果以人工來做這項更新的工作，在時間及成本上，都不是很經濟。因此，自動化元件產生器(Automatic Cell Generator)被提出來解決這個問題。本篇論文即是針對自動化元件產生器LIB中的初步繞線(Global Rout-ing)部份，做進一步的探討，期望能藉著減小繞線所佔的面積，進而得到面積更小的元件(Gell)。我們首先把多端點信號線(Multi-Terminal Net)切割成二端點次信號線(Two-terminal Subnet)，接著對每個次信號線產生一些繞線型式(routing pattern)，在此步驟中，加入了由Diffusion Separation 或Source/Drain AButment形成Feedthrough,使得繞線型式更加多樣化。最後利用跳躍及限制(Branch-and -bound) 方法，對每個次信號線，挑選出一個繞線型式，完成整個初步繞線工作。文章最後對我們的結果與LIB 的結果進行比較，并且提出往後進一步研究改良的方向。