Abstract
積體電路採標準元件設計法（Standard-Cell Design Methodology）具有下列優點：（１）完全自動化設計；（２）能提供極高的可靠性；（３）在極短的時間內即可完成設計。因此，在ＡＳＩＣ（Application Specification Integrated Circuits ）設計上已經廣被採用。這種設計方法的缺點是必須預先建立與維護一個元件庫（Cell Library），並隨著製造技術（Fabrication Technology）的提昇元件庫必須重新建立。元件庫的建立與維是非常費時與費力的。另外，元件庫所能提供的元件種類非常有限，某些特殊規格的元件往往未建立在元件庫內。本篇論文在探討一個稱為ＬｉＢ的自動化積體電路元件產生系統，它用以產生ＣＭＯＳ標準元件，藉助本系統可以迅速建立任何規格的ＣＭＯＳ元件。ＬｉＢ的輸入是ＳＰＩＣＥ語言所描述的一個電晶體電路（Transistor-level Circ-uit Schemetic ），輸出則是製造積體電路所需的Mask Layout 。我們的Layout St-yle 是採用類似Uehara與van Cleemput於１９８１年提出的方式。在他們的LayoutStyle 中，所有的ＰＭＯＳ電晶體被排成一列，所有的ＮＭＯＳ電晶體被排在另一列，電源（即Vdd 與 Vss）則被放在元件的上下兩側，電晶體之間的連接線被安排在兩列電晶體之間。本論文提出一系列的演算法分別處理電晶體排列（The Trsansistor Placement ），電晶體摺疊（Transistor Folding），與佈線（The Routing ）等問題，以使產生的元件面積儘量縮小，並能在限定的高度內完成Layout。電晶體排列的目地是要減少元件內部的連接線，並且使具有相同Source╱Drain Net的電晶體相鄰排列，以減少元伯的寬度（Cell Width）。為了符合限定的元件高度（Cell Height ），我們提出一個演算法，將尺寸大的電晶體摺疊（Folding ）。在佈線方面，為了降低問題的複雜度，我們採取Divide-and-Conquer的策略，將整個元件分割為五個繞線區（Routing Region），然後分別處理，最後再加以整合。實驗結果證實了我們的方法是極為優越的。