Abstract
近幾年來，積體電路的製造技術不斷地快速進步，無論是單一晶片的電路容量或者電路的工作速度，都一直地持續增加當中。雖然如此，由於積體電路是將許多半導體元件盡可能地縮小製造在矽晶片(chip)上，在製造過程中，若有點狀缺陷，如灰塵掉落在晶圓(wafer) 上，往往使得元件無法被良好地製作出來，導致良率(yield) 的下降。因此，為了提昇製作積體電路的良率，設計者通常都盡可能地將電路設計得耗用較少的矽晶片面積，使得在一單獨矽晶片上有塵粒掉落的機率減小，來提昇良率。同時由於個別晶片的面積減小了，一個晶圓上可以容納的矽晶片數也就隨之增加，產品的成本也跟著降低。一個組合邏輯電路若具有自我對偶(self-dual)的特性，則若在其輸入端送入一組與原先輸入反相(comple- ment) 的訊號，在其輸出端亦可得到與原來輸出反相的訊號。有許多的電路擁有此一特性，加法器(full adder)就是其中的一個。由於乘法器(multiplier)內用到許多的加法器，藉著應用加法器自我對偶的特性到乘法器設計上，乘法器可以被設計得耗用較少的晶片面積，同時在運作速度上亦有所提昇，實際的電路佈局(Layout)與模擬(Simu- lation) 顯示在一 4X3的序列乘法器，序列平行乘法器，管線化的序列平行乘法器與平行乘法器上，新的設計較以前的設計在晶片面積上可以節省最多6.8%的面積，而在速度上最多有7.3%的改善。In VLSI implementation, the area and speed are very importantissues. In other words, designers want to design a VLSI circuitwith as less chip area and time delay as possible. In thisthesis, four multiplier schemes - the serial multiplier, theserial-parallel multiplier, the pipelined se- rial-parallelmultiplier, and the parallel multi- plier, which apply the self-dual property of the full adder are proposed. The self-dualproperty of the full adder implies that if the data comple-mented to the original inputs of the full adder are applied,the outputs are also complemented to the original outputs. Byapplying this property to the designs of the multiplier, eitherarea re- quired or speed, or both are improved. The layouts andsimulations of the proposed multipliers show that the reductionof the area can be as much as 6.8%, and speed improvement canbe as much as 7.3% than the conventional multiplier designs.