Abstract
當製程技術進步至深次微米 (deep sub-micron) 時代，超大型積體電路晶片 (VLSI chip) 的效能會受限於連線的延遲 (interconnect delay)，在傳統的設計流程中，邏輯合成 (logic synthesis) 階段的效用由於缺乏實體佈局的資訊(physical layout information)，所以無法根據正確的連線延遲 (interconnect delay)來達到效能最佳化 (performanceoptimization)。在這一篇論文中，我們將邏輯合成 (logic synthesis)階段以及實體佈局 (physical layout) 階段整合起來，兩者藉由資訊的互相傳遞，以反覆程序 (iterative procedure) 之方式來達到效能最佳化 (performance optimization)。以佈局為基礎 (layout-based) 的邏輯合成 (logic synthesis) 方法有很多，我們在以可互補的考量下，將邏輯分解 (logic decomposition)，閘尺寸調整(gate sizing)和加入緩衝器(buffer insertion) 的技術一起運用來改善電路的速度。首先，我們將映成 (mapping)過後之電路做初始的實體的置放和繞線 (initialplacement and routing)，之後將連線的電容和電阻值 (interconnectcapacitance and resistance) 抽取出來，計算出重要路徑 (criticalpaths) ，並將其傳給邏輯合成的程序。接下來,我們使用花費函數 (costfunction) 來找出適合做logic decomposition, gate sizing和bufferinsertion的閘，改變原來的電路結構。在完成邏輯合成之後,將更改後的工程改變的資料庫 (engineering change information database) 傳給實體佈局 (physical layout) 的程序來針對改變部份地(incrementally) 改變實體設計，完成一個過程 (iteration) 之後，會再重新針對這個新的佈局資訊 (Layout information) 來抽取出線路新的電容和電阻值，並重新測量重要路徑的速度,以進行下一次的電路加速,此過程會一直重複直到符合所設定的延遲上限(timing constraint)為止。在完成效能最佳化後,我們使用反向的閘尺寸調整 (gate downsizing) 和移除緩衝器 (buffer removal) 的方法來做面積的最小化 (areaminimization)，以期達到效能符合，且面積又能達到最佳化的結果。最後，我們將此方法運用在一整組的基準電路中，所得到的實驗結果證明此方法的確可有效地改善電路效能。As feature sizes shrink to deep sub-micron, the performance ofVLSI chips becomes dominated by the interconnect delay. In atraditional top-down design flow, logic synthesis algorithmsoptimize gate area or delay without accurate interconnect delaybecause of lack of physical design information. Thus, theeffectiveness of the optimization techniques is limited. Weintegrate logic synthesis and physical design into an iterativeprocedure for performance optimization. The logic synthesisprocess can optimize circuit delay based on accurateinterconnect delay information extracted from the physicaldesign. The physical design tools can refine the layoutincrementally with the engineering change information andchanged netlist passed from the logic synthesis process.In thisthesis, we integrate logic decomposition, gate sizing and bufferinsertion to work together to improve the circuit speed.Experimental results on a set of benchmark circuits show thatthe techniques are indeed effective.