Abstract
我們知道當VLSI集積密度越大時,元件的尺寸就會越縮越小,當1G DRAM被發展出來以後,DRAM的發展又進入了另一個時期,電容可用的面積亦不斷的減少,但DRAM所須儲存的電荷,則仍最少需維持在25fC左右,為了使電容值不至減少,過去,為了解決此問題的方法,是減少二氧化矽介電層的厚度,但厚度小於5nm時,則有穿隧漏電流出現了,所以為了解決這問題,我們將在下述的實驗中,對動態記憶元件上的電容介電層,以高介電常數的PZT來做討論.首先,我們將Si基板上長一層SiO2,再依次序鍍上Ti,Pt等,如此下電極就出現了,然後,我們用Sputtering鍍上PZT薄膜,最後再蒸鍍上Au,則我們MIM結構的電容器即大功告成.我們就對物性,電性,可靠度及尺寸效應做一討論 物性方面,本實驗包括了(1)X-ray繞射圖形分析(2)二次離子質譜儀縱深分析(SIMS)在電性方面,我們以250nm的PZT薄膜在10kHz時其介電常數為664,在外加電場為9V時其極化量為25.7uC/cm2.在薄膜的漏電流機制,由實驗所得在低場時其J=kEm關係式的m值為0.95,在高場時為7.41,為深捕獲能階的空間限制電流.在依時性介電崩潰(TDDB)方面,400nmPZT薄膜,可透過電流電壓關係式為空間限制電流.在量測不同厚度(150nm,250nm,400nm,600nm)的TDDB,比較不同厚度下漏電流的高場斜率,對照之後值接近,印證在不同厚度下新的預測法依然適用.在不同溫度下(30C,60C,90C,120C)的TDDB量測可得,從漏電流與電壓的關係式來看TDDB.在尺寸效應方面,對不同厚度(150nm,250nm,400nm,600nm)作量測,介電係數與殘餘極化強度,隨著厚度的降低,600nm降至250nm時只有小幅下降,但到了150nm時卻有大幅度的下降,矯頑電場方面,則隨著厚度的增加,在厚度從600nm降至250nm時只有小幅上升,但當厚度降到150nm時,卻有大幅上升的趨勢,TDDB的生命期,漏電流的第一次轉折點與崩潰電場強度等皆隨厚度減少而增加.