Abstract
傳統DRAM的發展，主要是以降低電容器內介電層厚度，或增加電容面積來提高儲存密度，如圖1.1所示。近年來由於（DRAM）的每單位面積儲存密度不斷增加，同封時元件尺寸不斷的縮小。在面積縮小DRAM之電容器之儲電性便不能維持在應用值上[1]，於是就會發生資料錯誤。過去解決此一問題是藉著減少二氧化矽厚度增加電容值，但目前減少到5nm以下時則開始有穿遂不良電性。所以目前在製程方面有下的幾種解決方式： (1)使用多層介電層，如ON(oxide-nitride)或ONO (oxide-nitride- oxide)結構。 (2)三維垂直結構﹐堆疊型(stacked)或壕溝型(trench)[2][3]。 (3)使用高介電常數材料﹐如Ta2O5、BaTiO3、SrTiO3、BaSrTiO3、Pb(ZrxTi1-x)O3(lead-zirconate-titanate)、PLZT。 在上述方式中，其中又以高介電常數材料的研究引人注意. 本實驗樣本PZT鐵電薄膜是利用射頻磁控濺鍍法(RF magnetron sputtering)濺鍍而成，再經由700℃的氧氣快速熱退火處理，以金為上電極製作出MIM（Metal/Insulator/Metal）電容結構，利用XRD分析，可看出PZT薄膜經過這些步驟，可以長成需要之鈣鈦礦結構。 在電容值分析上，以1k ~1M Hz 頻率作量測，所得電容值換算成介電常數範圍(εr=504 ~574)，而漏電流在100kV/cm 時為 10-7 A/cm2 ，崩潰電場約0.8~1.0 MV/cm,這些電性使的PZT薄膜在記憶體電容的應用都可滿足需求。 探討電流機制上，知道正負偏壓下PZT薄膜的電流特徵是對稱狀。在150kV/cm 低電場以下是歐姆接觸，溫度範圍25℃~100℃經分析為SCLC，且在價電帶上0.46eV處存在一缺陷階，高於100℃傾向Sochttky emission 和 Poole-Frenkel emission 的混合機制，藉由不同的溫度變化求的Pt/PZT之間的能障高度(barrier height)為0.85eV,也利用這些結果劃出Au/PZT/Pt的能帶圖．