Abstract
本論文在於研發設計一完整之鐵電記憶體整合製程，從元件、光罩到製程的一系列設計。整合CMOS製程及鐵電電容製程，在此需考慮到兩製程間之相互影響，因此在光罩的設計上便需考慮到製程之間的相互影響而導致的性質變化，針對這些性質去設計合適的量測結構，以求瞭解問題的所在，並解決問題。此光罩中並設計有一簡單但是完整的4×4陣列3T-2C的鐵電記憶體，可用以測試完成的鐵電記憶體特性。 整個製程使用十二道光罩，設計上並允許單獨製作CMOS部份以及單獨製作鐵電電容部份以供測試。另外單讀的Device Chip上具有完整的光罩對準標記，可實行Chip by Chip的製程。 並且對鐵電電容部份進行測試；在此使用的結構為Ti/TiN/Ru/RuO2/LNO/PZT/LNO/RuO2/Ru/Ti/TiN/AL的結構，除PZT以Sol-Gel的方式製備外，其餘皆以sputtering的方式鍍製。當製作到以RTA600℃燒結PZT，以形成所需要的相時，試片出現薄膜破裂的情形。 接著便進行減少電極層數的測試，準備的試片有三種。包含Al/TiN/Ti/Ru/RuO2/LNO, Al/TiN/Ti/Ru/LNO, Al/Ru/LNO但由於所鍍的TiN無法以溼蝕刻的方式蝕刻，試片只剩下Al/Ru/LNO這個部份。測量Al/Ru/LNO的接面電阻，發現此為一歐姆接點，其接面電阻率（ρc）最低可達6.2×10-7Ω-cm2，且當施以熱處理時並不會增加接面電阻值。藉由Auger電子分析得知Al並無法擴散過Ru，但是氧會擴散出來，但此時電阻並沒有增加。