Abstract
當超大型積體電路愈來愈複雜時，對數位電路的設計者來說，必須要有更多的電腦輔助設計軟體來幫忙，才能使整個電路的設計時間縮短；障礙模擬就是其中一項很重要又很花時間的軟體工具，主要用來幫助電路設計工程師從事測試驗證的工作。本文的目的就是採用共時式的模擬技巧，利用開關階層模式針對金氧半技術所製造的積體電路完成兩個「障礙模擬器」。採用開關階層模式可以較精確模擬金氧半積體電路，並且對非傳統式的障礙如：電晶體永遠導通或不導通，可以很容易模擬。第一個障礙模擬器採用共時式技術，速度確實較系列式模擬快很多。第二個障礙模擬器利用採用本文提出的「改進式共時式模擬」的原理，從模擬的結果可知：當所需模擬的障礙數目增多時，「改進式共時式模擬方法」會有極好的結果。文中兩個模擬器使用Ｃ語言，並且已經在NEC 個人電腦上完成，資料結構及流程圖在文中都有詳細的解說。